100G网络FPGA实现RDMA-ROCE-V2 IP 纯Verilog课程
聚焦高速网络与异构计算核心技术，带你从零开始用纯Verilog打造工业级RDMA-ROCEv2 IP核，掌握100G网络数据传输的底层逻辑，彻底摆脱对第三方IP的依赖。
课程从RDMA协议原理切入，逐层拆解ROCEv2协议栈、100G以太网物理层、UDP/IP协议处理等核心模块。你将亲手完成从RTL代码编写到IP核封装的全流程：实现RDMA关键特性如远程直接内存访问、零拷贝传输、单边操作，搭建ROCEv2协议的路径查找、拥塞控制机制，结合100G以太网PHY完成数据收发链路调试，打造出可直接集成到项目中的高性能RDMA-ROCEv2 IP核。
全程围绕真实工业场景展开，你将攻克高速时序收敛、数据完整性校验、低延迟设计等行业痛点，掌握纯Verilog代码优化、IP核参数化配置、硬件仿真验证等进阶技巧。无论你是从事数据中心、高性能计算、存储系统等领域的资深FPGA工程师，还是渴望切入高速网络赛道的技术开发者，都能通过这套课程建立完整的高速网络FPGA开发技术体系，具备独立设计复杂网络IP核的能力，在技术竞争中抢占先机。
100G网络FPGA实现RDMA-ROCE-V2 IP实战课（更新中）
项目 | 说明 |
课程目标 | 解决数据采集应用中，如何将FPGA侧数据通过标准网卡以RDMA方式传输到主机内存中 |
项目一 | RDMA-FPGA结合商用100G支持RDMA网卡实现RDMA数据传输 |
关键功能 ① | 支持单边操作：Write 和 Read |
关键功能 ② | 支持双边操作：SEND / RECV |
关键功能 ③ | 多队列机制 |
关键功能 ④ | 与商用 Mellanox、Intel 品牌RDMA网卡数据互通 |
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